Exploration of Heterogeneous FPGA Architectures

Mesh-based heterogeneous FPGAs are commonly used in industry and academia due to their area, speed, and power benefits over their homogeneous counterparts. These FPGAs contain a mixture of logic blocks and hard blocks where hard blocks are arranged in fixed columns as they offer an easy and compact layout. However, the placement of hard-blocks in fixed columns can potentially lead to underutilization of logic and routing resources and this problem is further aggravated with increase in the types of hard-blocks. This work explores and compares different floor-planning techniques of mesh-based FPGA to determine their effect on the area, performance, and power of the architecture. A tree-based architecture is also presented; unlike mesh-based architecture, the floor-planning of heterogeneous tree-based architecture does not affect its routing requirements due to its hierarchical structure. Both mesh and tree-based architectures are evaluated for three sets of benchmark circuits. Experimental results show that a more flexible floor-planning in mesh-based FPGA gives better results as compared to the column-based floor-planning. Also it is shown that compared to different floor-plannings of mesh-based FPGA, tree-based architecture gives better area, performance, and power results

A Defect-tolerant Cluster in a Mesh SRAM-based FPGA

International audienceIn this paper, we propose the implementation of multiple defect-tolerant techniques on an SRAM-based FPGA. These techniques include redundancy at both the logic block and intra-cluster interconnect. In the logic block, redundancy is implemented at the multiplexer level. Its efficiency is analyzed by injecting a single defect at the output of a multiplexer, considering all possible locations and input combinations. While at the interconnect level, fine grain redundancy is introduced which not only bypasses defects but also increases routability. Taking advantage of the sparse intra-cluster interconnect structures, routability is further improved by efficient distribution of feedback paths allowing more flexibility in the connections among logic blocks. Emulation results show a significant improvement of about 15% and 34% in the robustness of logic block and intra-cluster interconnect respectively. Furthermore, the impact of these hardening schemes on the testability of the FPGA cluster for manufacturing defects is also investigated in terms of maximum achievable fault coverage and the respective cost

Mortality of emergency abdominal surgery in high-, middle- and low-income countries

Background: Surgical mortality data are collected routinely in high-income countries, yet virtually no low- or middle-income countries have outcome surveillance in place. The aim was prospectively to collect worldwide mortality data following emergency abdominal surgery, comparing findings across countries with a low, middle or high Human Development Index (HDI). Methods: This was a prospective, multicentre, cohort study. Self-selected hospitals performing emergency surgery submitted prespecified data for consecutive patients from at least one 2-week interval during July to December 2014. Postoperative mortality was analysed by hierarchical multivariable logistic regression. Results: Data were obtained for 10 745 patients from 357 centres in 58 countries; 6538 were from high-, 2889 from middle- and 1318 from low-HDI settings. The overall mortality rate was 1⋅6 per cent at 24 h (high 1⋅1 per cent, middle 1⋅9 per cent, low 3⋅4 per cent; P < 0⋅001), increasing to 5⋅4 per cent by 30 days (high 4⋅5 per cent, middle 6⋅0 per cent, low 8⋅6 per cent; P < 0⋅001). Of the 578 patients who died, 404 (69⋅9 per cent) did so between 24 h and 30 days following surgery (high 74⋅2 per cent, middle 68⋅8 per cent, low 60⋅5 per cent). After adjustment, 30-day mortality remained higher in middle-income (odds ratio (OR) 2⋅78, 95 per cent c.i. 1⋅84 to 4⋅20) and low-income (OR 2⋅97, 1⋅84 to 4⋅81) countries. Surgical safety checklist use was less frequent in low- and middle-income countries, but when used was associated with reduced mortality at 30 days. Conclusion: Mortality is three times higher in low- compared with high-HDI countries even when adjusted for prognostic factors. Patient safety factors may have an important role. Registration number: NCT02179112 (http://www.clinicaltrials.gov)

Etude et spécification d'un coeur de processeur de traitement du signal configurable pour systèmes embarques spécialisés

PARIS-BIUSJ-Thèses (751052125) / SudocCentre Technique Livre Ens. Sup. (774682301) / SudocPARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF

Outils de placement et de routage pour des architectures FPGA sécurisées contre les attaques DPA

La logique différentielle WDDL permet de protéger les circuits cryptographiques contre les attaques par analyse différentielle de la consommation de courant. Néanmoins, pour qu'elle soit efficace, il faut que le routage des signaux différentiels du circuit soit équilibré. Cette thèse s'intéresse au problème d'équilibre des signaux duaux d'un circuit implémenté en logique WDDL sur des architectures FPGA. D'abord, nous nous intéressons à une architecture FPGA hiérarchique arborescente, appelée MFPGA. Nous proposons des méthodes de partitionnement et de placement des cellules logiques, et nous élaborons un algorithme de routage Timing-Balance-Driven, dans le but d'équilibrer le routage des signaux duaux en termes de temps de propagation. Ensuite, nous adaptons les précédentes techniques à l'architecture matricielle. Par ailleurs, nous proposons une approche de routage différentiel pour une architecture matricielle à base de clusters. Dans un troisième temps, nous proposons un nouvel algorithme de routage Timing-Balance-Driven indépendant de l'architecture, et nous montrons son efficacité dans les architectures MFPGA et matricielle. Nous remarquons que le déséquilibre restant dans l'architecture MFPGA est dû au déséquilibre entre les longueurs des segments de routage.PARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF

Système de calibration des défauts d appariement d un convertisseur analogique numérique à entrelacement temporel opérant en ligneJ

In this work, we present a Time-Interleaved ADC (TIADC) calibration technique for four different types of mismatches (offset, gain, time skew and bandwidth). The mismatches and the calibration technique are analysed analytically. The calibration operates in background mode using a novel technique. The calibration system is an analog mixed one where the error detection is performed digitally by three detectors: one for the offset, one for the amplitude and one for the phase. The corrections of the time skew and the bandwidth mismatches depend on a Digitally Controlled Delay Line and a tunable switch resistor respectively. These analog techniques are designed on a ST CMOS 40 nm technology.A calibration sequence is presented which helps to distinguish between the different errors to perform the error detection correctly. The efficiency and the accuracy of the calibration technique are illustrated by the system level simulations.The calibration system architecture and specifications for a 4 channel, 12 bit, 800 MS/s TIADC are presented. It consists of two parts: the Analog Mixed sub-system (AMS sub-system) where the correction of errors takes place and the digital sub-system where the control sequence and error detection take place. The digital sub-system is implemented using an FPGA in order to have a reconfigurable platform suitable for testing different TIADCs. The interface technique between the FPGA and the AMS sub-system is presented. Simulation of the whole system showing the efficiency of the approach is presented.Dans ce travail, nous présentons un ADC à entrelacement temporel et la calibration des quatre types de défaut d appariement (offset, gain, décalage temporel et bande passante). Ces défauts et la technique de calibration sont analysés de manière analytique. La calibration fonctionne en ligne en utilisant une nouvelle technique de multiplixage. Le système de calibration est de type mixte analogique-numérique où la détection d'erreur est effectuée en numérique par trois détecteurs: l'un pour la disparité d offset, l'un pour l'amplitude et l'autre pour la phase. Les corrections du décalage temporel et de bande passante sont effectués respectivement grâce à une ligne à retard commandée numérique et une résistance ajustable. Ces techniques analogiques sont réalisées en technologie CMOS 40 nm de STMicroelectronics.Une séquence de calibration particulière est utilisée pour distinguer les différentes erreurs et permettre leur détection et ensuite leur correction. L efficacité du système de calibration est illustré par les simulations systèmes.Une architecture d un TIADC, 4 voies, 12 bit 800 MS/s est présentée avec ses spécifications.PARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF

OPTIMISATIONS DES CHEMINS DE DONNEES ARITHMETIQUES PAR L'UTILISATION DE PLUSIEURS SYSTEMES DE NUMERATION

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Design and exploration of application-specific mesh-based FPGA architectures

La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommation de puissance. Le thème principal de ce travail consiste à réduire la surface du FPGA en introduisant des blocs durs hétérogènes (comme des multiplicateurs, additionneurs, etc.) dans les FPGAs, et en concevant des FPGAs à application spécifique. Ce travail présente un nouvel environnement pour l'exploration des architectures FPGA hétérogènes à base de structures matricielles. Des techniques automatiques pour la génération de layout du FPGA sont employées pour diminuer le coût de développement et de réalisation (NRE: Non-Recurring Engineering) et le temps de mise sur le marché des architectures FPGA hétérogènes à applications spécifiques. L'environnement d'exploration pour FPGA hétérogène est amélioré pour explorer des FPGAs à applications spécifiques, appelé ici comme un FPGA Inflexible à application spécifique (ASIF). L'idée principale est d'effectuer le prototypage, les tests et même d'envoyer le shipment initial d'une conception de circuit sur un FPGA. Plus tard, il peut être migré vers un ASIF pour une production à volume élevé.PARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF

Exploration and optimization of application specific heterogeneous tree-based FPGA architectures

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